[파퓰러사이언스 이고운 기자] 한국표준과학연구원(KRISS, 원장 박상열) 나노구조측정센터 신채호 책임연구원팀이 박막층이 겹겹이 쌓인 다층 반도체에서 하부층이 상부층에 영향을 주는 ‘임계 거칠기(Critical roughness, CR)’ 지점을 최초로 정의하는 데 성공했다고 전했다.

모바일기기, 사물인터넷 및 인공지능 등의 첨단산업이 성장함에 따라 이들 기술의 핵심에 있는 반도체 또한 진화를 거듭하고 있다.

특히 제한된 2차원의 공간에 박막층을 쌓는 다층 구조가 탄생하면서 반도체는 초고속화‧대용량화의 한계를 뛰어넘게 되어 차세대 반도체의 수요가 급증하면서 산업에서는 불량률을 줄이고 생산성을 올리려는 노력이 계속됐다.

하지만 지금까지 공정에서는 다층 반도체의 두께 측정만 관리돼왔다. 누설전류와 같이 박막층 사이 표면의 문제로 발생하는 품질문제는 제작 단계에서 파악할 수 없었던 것이다. 

연구팀은 층과 층 사이에서 발생하는 문제를 잡기 위해 두께가 아닌 표면의 거칠기에 초점을 맞춰 인위적으로 표면 거칠기를 통제하여 하부층 거칠기와 상부층 사이의 상관관계를 보는 ‘거칠기 스케일링’ 방법을 도입해 새로운 산업 표준인 임계 거칠기를 정의하는 데 성공했다.

임계 거칠기의 정의에는 실리콘(하부층)과 하프늄(상부층)을 사용했다. 실리콘 표면의 거친 정도가 특정 임계점을 넘으면 상부에 위치한 하프늄에 영향을 미치기 시작하는데, 연구팀은 이 지점에서 누설전류가 발생한다는 사실을 밝혀냈다. 

이번 연구를 통해 제시된 임계 거칠기는 실제 미국 글로벌 반도체 업체의 생산 라인에서 사용하는 원자힘현미경에 연구결과를 적용해 검증을 진행했으며 반도체의 대표적 품질문제인 누설전류를 사전에 파악할 수 있는 공정 기준이 제시되어 새로운 산업 표준으로서 반도체의 생산성을 향상시킬 것으로 기대된다.

신채호 책임연구원은 “최근 저잡음 원자힘현미경을 개발하여 수직 패턴의 임계 치수(Critical Dimension, CD) 측정에 성공하는 등 고도화된 연구역량을 확보한 덕에 이번 성과 또한 이룰 수 있었다”며 “국제 표준 용어로도 등록이 기대되는 임계 거칠기는 새로운 공정 기준으로서 차세대 반도체의 생산성을 크게 올릴 것”이라고 했다.

한편, 이번 성과는 국제학술지 사이언티픽 리포트 (Scientific Reports, IF: 4.122)와 울트라마이크로스코피 (Ultramicroscopy, IF: 2.929)에 게재되었다.